-- Flip-Flop maestro-esclavo con activación de reloj
biblioteca ieee;
utilice ieee.std_logic_1164.all;
entidad master_slave_ff es
puerto (
clk:en std_logic;
ce:en std_logic;
d:en std_logic;
q:fuera std_logic
);
finalizar master_slave_ff;
la arquitectura rtl de master_slave_ff es
señal q_master:std_logic:='0';
comenzar
proceso(clk,ce)
comenzar
si rise_edge(clk) entonces
si ce ='1' entonces
q_master <=d;
terminar si;
terminar si;
finalizar el proceso;
proceso(clk)
comenzar
si rise_edge(clk) entonces
q <=q_maestro;
terminar si;
finalizar el proceso;
terminar rtl;
```