En este proyecto , se espera que el estudiante para crear un procesador RISC simple . El artículo procesa seis instrucciones: sumar, restar , multiplicar, dividir , cargar y almacenar . Supongamos que hay tres registros : R1 , R2 y R3. Las operaciones aritméticas - es decir, sumar, restar , multiplicar y dividir - se llevan a cabo en los valores almacenados en los registros R1 y R2. Por lo tanto , antes de realizar la operación , los registros deben ser cargados . El resultado de la operación se guardará en registro R3. Antes de realizar una nueva operación , el valor de R3 debe ser almacenado en la memoria .
Para este proyecto , una memoria debe ser implementada . La memoria puede ser dividida en porciones de datos y de instrucciones , respectivamente . El procesador RISC debe leer las instrucciones de la instrucción de memoria de 0x0 de direcciones a través de un valor máximo, y llevar a cabo las acciones correspondientes. La memoria puede ser cargado con un conjunto de instrucciones para la prueba.
Pipelined RISC Procesador
En este proyecto , el procesador RISC anterior debería ser implementado como un procesador de tubería forrada . Un procesador RISC típico tiene cinco etapas pipe -line : " Fetch ", " Decode ", " ejecutar ", " Memoria" y "Write Back" . Pipe -lining permite múltiples instrucciones a estar activos al mismo tiempo, mejorando así el rendimiento del sistema .
Procesadores tuberías forradas
pueden sufrir de burbujas o ciclos de tiempo en los que no se realiza ninguna operación útil . En un procesador de ideales tubería de línea , se supone en todas las etapas de la tubería de línea completa en un ciclo de tiempo , y no hay dependencia de una instrucción en el otro . Sin embargo , a veces el resultado de la instrucción previa puede ser necesaria por la siguiente instrucción. En tales casos , ninguna operación útil se puede realizar hasta que la instrucción anterior completa . Los estudiantes que alteran la arquitectura del procesador para reducir al mínimo estos ciclos muertos pueden dar crédito adicional.
Análisis de desempeño de unidades aritméticas
Para este proyecto , las diferentes implementaciones de las funciones aritméticas pueden ser estudiados por la puerta de conteo y los posibles beneficios de rendimiento. Por ejemplo , la víbora se podría implementar como un sumador de ondulación - carry o un equipaje de look-ahead víbora. Una oleada de transportar ondas sumador el acarreo de una etapa además de otro , y el resultado final está disponible cuando la última etapa se ha realizado la adición. Este sumador es lenta en el sentido de que se necesitan muchos ciclos para que el resultado esté disponible . Sin embargo , el sumador ripple - carry se puede implementar con una puerta - bajo conteo .
Carry - look-ahead serpiente determina el valor del acarreo de una adición de antemano . Dado que el valor de acarreo se calcula antes de tiempo , el sumador puede calcular el resultado en menos ciclos . Sin embargo , el sumador equipaje de preanálisis realiza más cálculos , y por lo tanto es alta en la puerta - recuento .
El multiplicador podría ser implementado como un multiplicador de cabina o un multiplicador basado en cambio - añadir . El cambio - añade esquema basado es el método de papel y lápiz regular de desplazamiento y añadir varias veces hasta que el resultado esté finalizado. El multiplicador cabina representa el multiplicador de una manera más óptima para reducir considerablemente el número de adiciones requeridas . Por lo tanto , se necesita menos cantidad de ciclos de tiempo para calcular el resultado final.
Simple caché Controller
Un controlador de caché simple puede ser construido. El controlador de memoria caché podría ser de cuatro vías asociativa en conjunto , con menos recientemente usado - política de sustitución basada - LRU . Cuando un bloque de caché tiene que ser reemplazado , la política LRU elige el bloque de caché utilizada menos recientemente , y sustituye a ese bloque.
En una caché de cuatro vías de asociación de conjuntos , cada bloque de memoria se puede colocar en una de cuatro ubicaciones en la memoria caché . En comparación con el caché de asignación directa , donde cada bloque de memoria se encuentra exactamente en una ubicación en la memoria caché , el controlador de cuatro caché asociativa en conjunto ofrece más flexibilidad para la ubicación del bloque y, en consecuencia , un mejor rendimiento de la caché .
La memoria caché se debe implementar tanto con las políticas de la escritura a través de write-back y . Cuando los datos en caché se modifica , los cambios de política de escritura a la memoria principal sólo cuando se sustituye el bloque de caché. Por otro lado, la escritura a través de actualizaciones de políticas de la memoria principal cada vez que los datos de la caché se modifica.
Simple caché coherente Sistema
dos simples procesador del sistema caché coherente con un esquema - exclusiva - compartida - no válido basado modificado puede ser implementado . Cada procesador tiene su propia memoria caché. En este esquema , una línea o un bloque de memoria caché pueden estar en uno de los cuatro estados a saber , "modificado ", " exclusivo ", " compartida " o " no válido ". Una línea se encuentra en estado " modificado" si los datos en esa línea sólo es válido en la caché del procesador. Una línea es "exclusiva" si los datos en esa línea está presente en la memoria caché del procesador , así como en la memoria principal. Una línea es " compartida ", si los datos son válidos en la memoria caché de ambos procesadores. Una línea es " válido" si los datos no es válido en la caché del procesador.
Tanto la coherencia basada en directorios cache y espionaje basado en la coherencia de caché deben aplicarse , y la escalabilidad de cada algoritmo al aumentar el número de los procesadores deben ser estudiados . Un mecanismo de coherencia de caché basada en directorios con un directorio del estado de la memoria caché en la memoria principal. Este directorio se utiliza para enviar mensajes al procesador sobre el estado de cada bloque de caché . En un esquema de snoop basada cada modificación de los resultados de bloque de caché en un mecanismo de transmisión por el cual las cachés de los otros procesadores son notificados sobre el cambio en el bloque de caché.